高级包装

晶圆和面板级封装（WLP、PLP）

随着国际半导体技术路线图（ITRS）的退出和国际器件与系统路线图（IRDS）接手制定未来 15 年的当前和未来技术路线图，人们更加关注的不仅仅是 CMOS。异源集成路线图（HIR）的引入强调了构建系统的必要性，即把独立制造的组件集成到高级模块和封装中。这些组件的功能和运行性能有望得到显著提高。随着 SiP、3D 和 2D 互连以及晶圆级封装 (WLP) 被确定为异质集成的三大技术领域，半导体制造领域的先进封装正通过解决关键驱动因素而迅速发展：

需要缩小包装尺寸
提高性能
降低成本
更高的收益率
模具测试更容易
提高灵活性
更快上市

4 种领先的先进封装形式–扇出封装、SoIC/ Chiplets、3D TSV/ Interposer、双面 SIP–有望为不断增长的市场提供高价值的解决方案：

移动电话
物联网可穿戴设备
汽车
医疗保健
大数据与计算
航空航天与国防

除了异构集成技术的发展，还考虑了更大的基底格式。目前的晶圆制造能力可达 12 英寸/300 毫米。为了实现更高的生产率和更低的成本，我们的目标是更大的外形尺寸。虽然 450 毫米是晶圆级的路线图，但可以绕过它来接近面板级封装 (PLP)，这可能是下一个重要步骤。由于微型化和异质集成的巨大潜力，这两种技术方法都为构建高性能系统提供了大量机会和优势。预计 PLP 路线将遵循 LCD 和 PCB 制造的既定标准，从而加速实现开发和商业化目标。 PLP 的面积越大，生产的模具也就越多，最终生产出的设备和系统也就越多。在 WLP 和 PLP 中采用 PVD 和 ECD 技术进行大面积金属沉积，为在线或离线薄膜表征开辟了新途径，特别是采用非接触和非破坏性方法。针对高通量要求，高频涡流技术可表征金属层的薄层电阻、导电性、厚度和均匀性。